Contact
中文
Silicon Carbide

Wolfspeedシリコンカーバイド製MOSFETを使用した一般的なトポロジーのモデリング

Guy Moxey
Oct 16, 2020
English
Share on FacebookShare on TwitterShare on LinkedInShare in an email
Wolfspeedトップ
Wolfspeedシリコンカーバイド製MOSFETを使用した一般的なトポロジーのモデリング

効率化、電力密度、システム全体のコスト効率の改善のために、これまで以上に、シリコン(Si)製よりも、シリコンカーバイド(SiC)製品が選ばれることが多くなっています。設計目標を達成できるようにするには、エンジニアは、SiCとSiとの間で共通する基本設計原則、SiCのさまざまな特性、機能、利点に留意する必要性とは別にモデリングとシミュレーションを行わなければなりません。

Si同様、SiCはさまざまなサプライヤが提供するツールやモデルを最適化しており、標準的なモデリングミティゲーションを適用できます。LTSpiceやPLECS、Wolfspeedの Wolfspeed’s SpeedFit 2.0 Design Simulator™ などのツールの間には違いがありますが、WolfspeedのPower専門家のヒントはSiCを使用してシミュレーションの精度を達成するのに役立つことでしょう。

LTSpiceを使用した静的シミュレーション

WolfspeedのSpiceモデルは、25°Cと150°Cに最適化されています。ボディーダイオードの動作は、第3世代のデバイスでは駆動電圧(VGS)-4V、第2世代デバイスでは-5Vに最適化されています。技術者は自己発熱や過渡温度機能、寄生インダクタンスを組み込むことができます。ただし、寄生バイポーラ効果とその関連効果、なだれ増倍プロセス、ゲート・ソース間でのボディーダイオードのターンオン電圧の変動はモデリングされていません。

LTSpiceの静的シミュレーション結果(さまざまなVGS値でのIV曲線とボディーダイオード曲線)は、実際の測定値に十分に合致しています。容量(入力容量Ciss、出力容量Coss、逆方向伝達容量Crss)についても、静的シミュレーションの結果は目的にかなり近いものとなっています。このため、エンジニアはSpiceモデリングの静的パラメータに自信を持つことができます。

デュアルパルステスト

動的振る舞いを理解するための一般的な特性評価ベンチマークは、ハーフブリッジダブルパルステストです。寄生などを考慮することなくモデリングすると、シミュレーションは測定結果から大幅に外れたものになります(図1)。エネルギー消費は効率に影響しますから、そうした大きな違いは熱量計算結果に大幅な影響をもたらします。

図1: 理想的なダブルパルステストシミュレーションのスイッチング損失結果は、DUTであるU2のデータシートの結果よりも45%ほど低い。.

このテスト事例では、長いバルスの後に1μsのギャップがあり、その後に短いパルスが続きます。ターンオンとターンオフはSi製デバイスで使用される従来の方法で測定されます。波形(図2)をよく見ると、実際のシミュレーションと理想的なシミュレーション結果の違いが明らかになります。 シミュレーションでは立上がりと立下がりともに、測定値よりもずっと高速であり、これは実際の結果がイン2つのデバイス間のインダクタンス(寄生浮遊インダクタンスLm)と、パッケージのソースインダクタンスであるパッケージインダクタンスLpkgの影響を受けるためです。ターンオンとターンオフのオーバーシュート結果の違いもあります。これらの違いによって、スイッチング損失の全体的な違いが生じます。

図2: 波形を比較すると、実際の立ち上がり時間が39nsであるのに、シミュレーションでは22.83nsとかなり高速であり、実際の立下がり時間は20nsに対してシミュレーションでは13.63nsであることが分かります。

正確なモデルを得るには、インダクタンスを抽出して、手動でLTSpiceにインポートしなければなりません。他方、PLECSの熱的モデルには、寄生要素はありません。

図3: Lmの計算に、実際の波形から抽出した情報を使用可能。

Lmの算出

Lm とは、ハイ側U1デバイスのソースとロー側U2デバイスのドレイン間のインダクタンスです。このインダクタンスはじかに測定することができますが、次の式で抽出することもできます(図3)。

ここで、

これにより、Lmは23.1674nH になります。

同期整流式昇降圧、同期整流式昇圧、ハーフブリッジ、フルブリッジのどの方式であれ、たいていの設計では、ハイ側デバイスとロー側デバイスがPCBを経由する構成になります。優れたレイアウトプラクティスに従えば、Lmは20nH~25nHの範囲になります。エンジニアは、この数字をシミュレーションでの大体の目安と考えることができます。

Lpkgの抽出

デザイナーは、TO-247などの標準的なパッケージの場合、サプライヤが異なってもLpkgは同じと考えるかもしれません。しかし、リードフレームの厚さやソースのワイヤボンディング、さらにはパッケージのショルダー部分の長さの違いにより、実際の値はさまざまです。この値がデータシートに提供されていれば、モデルに簡単にプラグインできます。提供されていない場合は、測定波形から抽出し、手元にあるパッケージに対する優れた推定値に外挿することができます。

ここで、

図4: 算出したインダクタンスをLTSpiceにモデルに入れると、実際の測定値に近くなる。

この例では、Lpkg値は2.503nHになります。違いがあるにしても、この値は優れた推定値、信頼できる目安と考えることができます。インダクタンスを考慮した後でシミュレーションすると、動的モデルの精度が高くなります(図4)

図5:セットアップ寄生の使用後は、シミュレーションでのスイッチング損失が C3M0065090Dデータシートに合致する。

インダクタンスを考慮すると、実際およびシミュレーションのダブルパルステストでの総スイッチングエネルギーEsw>とEon、Eoffは非常に近づきます(図5)

LmおよびLpkg、エンジニアは熱履歴に対する損失と熱量計算値をかなり正確に得ることができます。

MOSFETの並列化

SiC MOSFETは、通電機能および電力レベルの強化のためにしばしば並列配置されます。ただし、その場合に留意すべき点がいくつかあります。

  • しきい値電圧 VTHと違いによる電流の不均衡
  • 非対称寄生インダクタンスによる電流の不均衡
  • ゲート駆動発振

WolfspeedのSiC MOSFETを使用すれば、デバイス特性のミスマッチが起きることがほとんどありません。ただし、仕様の許容範囲が広い他のSiC部品を使用する必要が出てくるかもしれません。例えばVTHが2Vのデバイスと3Vのデバイスといった具合です。しきい値が低いデバイスは過渡電流が大きく、そのために、スイッチング損失と伝導損失が大きくなり、結果として総電力損失が大きくなります (図6)

Figure 6: The total losses of the 2 V device are nearly twice those of the 3 V device because of the current imbalance.
Parameter
MOSFET U1
MOSFET U3
VTH(V)
2
3
iRMS(A)
29.821
25.745
iDC(A)
21.11
18.69
EON(μJ)
1011.5
609.77
EOFF(μJ)
986.29
405.58
ETOTAL(μJ)
1997.79
1014.35
Total Loss (W)
216.53
115.87

MOSFET with lower threshold voltage

  • Higher currents during transient and static period
  • Higher switching losses, higher conduction loss and total power loss

図6:電流の不均衡のため、2Vデバイスの総損失は3Vデバイスの約2倍。

両方のデバイスのゲート抵抗RGが同じで、同じ温度、同じスイッチング周波数で動作しても、何の考慮もなしにモデリングを行うと、U1の総損失は200Wを超えて、U3の総損失は100Wを少し超えることになります。シミュレーションの波形を見ると、U1が定常状態の50Aに立ち下がる前に約70Aのオーバーシュートに達する一方、U3は約49Aに達して、30Aの定常状態になっています。このため、この2つのデバイスの間には通電機能にかなりのミスマッチがあり、ターンオンとターンオフ時間にも多少の違いがあります。

電流不均衡の2つ目の原因は寄生が非対称であることです。VTHは同じであるが、ソースのインダクタンスが異なる2つのデバイス、U1とU3(図7)を考えみてください。これは、di/dtのかなりの不均衡、浮遊インダクタンス、ゲート駆動、ドレイン電流間で電圧の不均衡を生む原因になっています。シミュレーションの波形を見ると、U3の場合は電流の増減が高速で、IDCとIRMS値が大きいため、このMOSFETでスイッチング損失は17.9%、総損失は18.3%それぞれ大きくなっています。

図7:この例では、ミスマッチの影響を明示するために、U1とU3の浮遊インピーダンスLSの違いが誇張されている。
Parameter
MOSFET U1
MOSFET U3
VTH(V)
3
3
Stray Ls(nH)
15
1
iRMS(A)
26.437
28.857
iDC(A)
18.523
20.231
EON(μJ)
391.85
1151.6
EOFF(μJ)
974.05
459.02
ETOTAL(μJ)
1365.9
1610.62
Total Loss (W)
153.21
181.29

優れた設計によるミスマッチの軽減

MOSFETのミスマッチの影響は、優れた設計プラクティスを採り入れることでかなり軽減できます。一例として、75mΩ 1,200V C3M075120K MOSFET 2個を並列使用する60kWソーラーインバータの昇圧リファレンスデザインCRD60DD12Nを例に取ってみましょう(図8)。60個の部品サンプルで最大と最小のVTHを持つリード4つのTO-247 MOSEFTを2個使用しても、優れた設計プラクティスを採用すれば、十分に働くハードウェアを実現できます。

Figure 8: Despite the VTH difference, the effects of device mismatch is minimized in this test circuit.
Parameter
Q1
Q2
VTH(V)
3.006
2.666
RDS_ON(mΩ)
81.82
67.96
iRMS(A)
3.64
4.01
Two parts with highest and lowest VTH picked out of 60 pieces of samples

図8: このテスト回路では、VTHが違っていてもデバイスのミスマッチの影響は最小。

PCBのレイアウトを対称にすることは、並列スイッチのゲートループでの循環電流を減らすうえで重要です。電力ループとゲートループを分離し、ゲートが発振しないよう十分に減衰させます。そして、ゲートの足部分にフェライトヘッドを追加して、部品損傷の原因になる、ゲートでの電圧のスパイクおよびリンギングを抑制します (図9)

図9: 優れたデザインプラクティス - レイアウトの厳格な対称化、信号の均衡、電力ループとゲートループの分離、減衰によるゲートの発振防止、フェライトビーズによる小さなRGによるリンギングの抑制。これらのすべてを組み合わせることで電流の不均衡が抑制される。

こうした設計プラクティスにより、テスト回路のQ1は総電流の47.6%、Q2は52.4%を通電することができ、これはデバイスのミスマッチがあっても現実世界で許容しうる結果です。

ツールの選択肢の拡大

SiC製デザインは、WolfspeedのSpeedFitやLTSpice、またはPLECSを使ってモデリングできます。SpeedFitとLTSpiceはWolfspeedに登録するだけで無料で利用できるのに対し、PLECSは有料です。これらツールは、寄生の取扱いや損失の計算など、シミュレーションの生成の仕方やその限界がそれぞれに異なります。

回路のモデリングのための優れた設計プラクティスおよびツールについての詳細は、Designer’s Guide to Silicon Carbide Power – Modeling(シリコンカーバイドのパワーを引き出すための設計者ガイド)- モデリングをご覧ください。

Technical Support
Power Applications Forum
Sales Support
Stay Informed
SpeedFit Design Simulator

More Articles

View All
Power
|
炭化ケイ素

クリー社 シリコンカーバイドを使ったパワーエレクトロニクス回路設計ガイダンス

Now that silicon carbide has been established as a transformative technology, many power designers are focusing on SiC device level qualification, reliability and consistency of supply. Wolfspeed is leading the pack with comprehensive proven product reliability across its entire vertical supply chain, ensuring that the unprecedented market demand for SiC can be realized throughout the next decade and beyond.
Continue Reading 
 Webinars

シリコンカーバイドMOSFETの設計者ガイド、ゲート駆動回路の設計ノウハウ

In high power applications, Silicon Carbide MOSFETs can enable lower losses with faster switching speeds than their silicon counterparts, and to maximize those gains you’ll need to drive them effectively. Learn more about the nuances of designing SiC gate drive circuits in the next installment of Wolfspeed’s Designer’s Guide to Silicon Carbide Power: Gate Drive Considerations.
Continue Reading 
 Webinars
Wolfspeed Logo
FacebookTwitterLinkedInYouTube
  • Contact
  • Where to Buy
  • Document Library
  • Knowledge Center
  • News
  • Events
  • Privacy Policy
  • Terms of Use
Copyright © 2022 Wolfspeed, Inc.